Projektowanie VLSI - Elektronika i Telekomunikacja, Modul VLSI, sem. VIII
Zobacz tez Studium zaoczne
Instrukcje do laboratorium
Cwiczenia 1-7 w formacie Microsoft Word 97
- Cwiczenie nr 1
- Cwiczenie nr 2
- Cwiczenie nr 3
- Cwiczenie nr 4
- Cwiczenie nr 5
- Cwiczenie nr 6
- Cwiczenie nr 7
Cwiczenia 1-7 w formacie HTML
- Cwiczenie nr 1
- Cwiczenie nr 2
- Cwiczenie nr 3
- Cwiczenie nr 4
- Cwiczenie nr 5
- Cwiczenie nr 6
- Cwiczenie nr 7
Dokumentacja do ukladow PLD
- PAL 22V10
- Xilinx 3000 FPGA Family
- Xilinx XC4000E and XC4000X FPGA Families
- Xilinx 5200 FPGA Family
- Xilinx 9500 CPLD Family
- Altera MAX 3000A PLD Family
- Altera MAX 7000 PLD Family
- Altera MAX 9000 PLD Family
- Altera FLEX 6000 PLD Family
- Altera FLEX 8000 PLD Family
- Altera FLEX 10K PLD Family
- Altera APEX 20K PLD Family
- Altera Classic EPLD Family
- Actel 54SX Family FPGAs
- Actel eX Family FPGAs
- Actel 40MX and 42MX FPGA Families
- Actel ProASIC 500K Family
- Lattice ispMACH 4A CPLD Family
- Lattice 2000E, 2000VE and 2000VL Families
- Lattice 5000V Family
- Lattice 8000 and 8000V Families
- Cypress CY8C25xxx/26xxx Families